Tab. 5. Relatia dintre Rata de bit si Lungimea de Bus

Determinarea rezistentei cablului de Bus

Standardul ISO 11898 presupune sa se foloseasca o topologie de retea care sa inchida pe o structura cu o singura linie, cu scopul de a minimiza efectele de reflexie pe linia de bus.(Fig. 8d.)

Fig. 8d. Setare be baza pentru bus-ul suistemuluib (ISO 11898)

Conditia statica a intrarii diferentiale de tensiune intr-un nod al bus-ului, este determinata de curentul care trece prin rezistenta de intrare diferentiala a acelui nod. In cazul unui bit dominant iesire tranzistorului din nodul de transmis este comutata in "on", iar din cauza limitarii curentului, tranzistoarele vor fi comutate in "off" pentru un bit recesiv. Generarea acestor tensiuni diferentiale la intrarea in nod (V_dif,in) depind de cum se poate vedea si in fig. 8e.:

Fig. 8e. Digrama de circuit pentru setarea sistemului din Fig. 8d.

- Tensiunea de iesire diferentiala a nodului ce transmite (V_dif,out);

- Rezistenta cablului de bus (Rw = ρ*L) , unde ρ = rezistenta specifica pe unitatea de lungime;

L = lungimea liniei de bus.

- Rezistenta intrarii diferentiale a nodului de receptie (R_dif).

Cel mai rau caz este atunci cand nodul ce transmite este situat la un capat al lungimii bus-ului, iar nodul ce receptioneaza este situat la celalalt capat al retelei.

In acest caz tensiunea de intrare diferentiala la nodul de receptie este calculata folosind :

V_dif,out

V_dif,in =

1 + 2R_w ( 1 + n -1 )

R_t R_dif

Receptia recunoaste un:

- bit recesiv daca tensiunea de intrare diferentiala este mai mica decat 0.5V sau 0.6V;

- bit dominant daca tensiunea de intrare diferentiala este mai mare decat 0.9V sau 1.0V.

Din ecuatia este evident ca valoarea de V_dif,in a unui nivel dominant este restrictionata de:

- Valoarea maxima a tensiunii de iesire diferentiale pentru un nivel dominant (V_dif,out,min);

- Valoarea maxima a rezistentei firului de bus (R_w,max);

- Valoarea minima a rezistentei terminatiilor (R_t,min);

- Rezistenta minima de intrare diferentiala a nodurilor (R_dif,min);

- Numarul maxim de noduri de bus conectate (n_max).

Toate acestea determina urmatoarea relatie:

V_dif,out,min

V_dif,in,min = ≥ V_dif,in,req

1 + 2R_w,max*( 1 + n_max - 1)

R_t,min R_dif,min

K_sm adica marginea de sigurana definita de utilizator, se poate considera o fractiune din diferenta intre nivelul de iesire al nodului de transmis si intrarea de receptie folosita pentru detectarea unui bit dominant:

V_{dif,in req} = V_tr + K_sm*(V_dif,out-V_tr) ,unde K_sm= 0, . , 1

V_tr =tensiunea dominanta a receptorului

Ecuatiile si sunt baza calculului lungimii maxime a liniei de bus, in functie de:

- Numarul maxim de noduri din sistem (n_max);

- Marimea dorita de siguranta pentru detectie a bitului dominant (K_sm);

- Rezistenta maxima specifica pe unitatea de lungime(pe o sectiune din cablu) a cablului folosit (ρ_max).

1 V_dif,uot,min R_{t,min*Rdif,min}

L_max ≤ *( -1)*

2*ρ_max V_tr,max+K_sm*(V_dif,out,min-V_tr,max) R_dif,min+(n_max -1)* Rt.min

Cateva exemple sunt date in tab. 6 unde variaza: tipul firelor folosite si numarul de noduri conectate.

Tab. 6. Lungimea maxima de cablu de bus pentru diferite cabluri si numere

de noduri (n)

Numarul maxim de noduri

Transceiverul PCA82C251 produce o capabilitate de iesire pana la o incarcare minima de R_l,min=45 Ω. Numarul de noduri care pot fi conectate la retea depinde de rezistenta minima de incarcare pe care transceiverul este capabil sa o conduca. Numarul maxim de noduri poate fi calculat folosim diagrama din fig. 8e. Pentru cazul cel mai defavorabil, consideram rezistenta de linie bus R_w = 0.

Aceasta genereaza urmatoarea formula de calcul pentru numarul maxim de noduri:

R_t,min*R_dif,min > R_l,min n_max < 1 + R_dif,min*( 1 - 2 )

(n_max-1)*R_t,min+2_Rdif,min    R_l,min R_t,min

Deoarece rezistenta de intrare minima a lui PCA82C251 este R_dif,min = 20 KΩ, urmatoarele valori se impun:

-106 noduri pentru Rt = 118Ω si RL = 45Ω;

-112noduri pentru Rt = 120Ω si RL = 45Ω.

ARHITECTURA TIPICA CU P8XC591

SJA1000 poate suporta conectarea directa cu doua tipuri de familii de microcontrolere: 80C51 si 68XX. Selectia se poate face cu ajutorul pinului Mode al lui SJA1000 in modul urmator:

- modul Intel: Mode=high;

- modul Motorola Mode=low.

Fig.8 ilustreaza modul de realizare al conexiunilor, valabil in ambele moduri, pentru bus-ul de adrese/date si pentru controlul de citire/scriere. Pentru cazurile in care microcontrolerul (Philips) are la baza familia 80C51(8-biti), sau arhitectura XA(16-biti), se va folosi modul Intel.

Fig.7 Aplicatie tipica cu Transceiver PCA82C251

In cazul in care se vor folosi alte tipuri de microcontrolere, trebuie realizata o adaptare cu logica cablata a semnalelor de control, cat si a bus-ului de adrese/date.

Fig. 8 Interfata CPU-SJA1000

Arhitectura familiei 80C51

Organizarea memoriei

Toate dispozitivele 80C51 au spatii separate pentru memoria de date si cea de program, asa cum se arata in fig.9a.1,2 . Aceasta separare logica a memoriei de date si de program permite ca datele din memorie sa fie accesate prin 8-biti de adresa, care pot fi usor stocati si manipulati de un CPU pe 8-biti.

Memoria de program poate doar fi citita nu scrisa (ROM, EPROM). Se poate urca la o capacitate de 64Kb de memorie de program. In cazul lui 80C51, memoria de program de 4Kb inferioara se afla pe chip. Strobul de citire pentru memoria de program externa este PSEN (Program Store ENable).

Memoria de date (RAM) ocupa adrese separate de memoria de program. In cazul lui 80C51, memoria de date de 128bytes inferioara se afla pe chip. Se poate ajunge la o capacitate de 64 Kb de memorie RAM externa care poate fi adresata in spatiul extern de memorie de date. CPU-ul genereaza semnalele de citire si scriere, RD/ si WR/.

Memoria de program

Fig. 9b. ne arata o harta a memoriei de program inferioare. Dupa reset, CPU-ul incepe executia de la locatia 0000H. Asa cum se indica in fig. 9b. fiecarei intreruperi ii este atribuita o locatie fixa in memoria de program. Intreruperile determina CPU-ul sa sara la acea locatie unde incepe executia rutinei de servire. Daca nu se vor folosi intreruperi, fiecare locatie de servire este disponibila scopurilor generale ale programului de memorie.

Cei 4k de memorie de program inferioara se pot afla fie pe chip, fie pe un ROM extern. Aceasta selectie se poate face prin pinul EA/(External Access), care in cazul lucrului cu 80C51 este legat la Vcc, si atunci programul lucreaza cu adrese de la 0000H pana la 0FFFH, care se afla pe ROM-ul intern. Pe ROM-ul extern se afla adrese de la 1000H pana la FFFFH, caz in care EA/ este legat la Vss.

Se mai foloseste si strobul de citire de pe ROM extern, PSEN/, acesta dezactivand lucrul cu adrese interne de program.

Modul de executie al unui program extern este ilustrat in Fg. 9c. Se remarca faptul ca 16 linii de I/O (Porturile 0si 2) sunt dedicate functiilor busului in timpul rularii programului extern. Portul 0 (P0 cum este ilustrat in fig. 9c.) serveste ca bus de adrese/date multiplexat. Sunt emisi bitii inferiori al Program Counter-ului (PCL), la o adresa, si se intra intr-o stare de asteptare a codului de biti de la memoria de program. In timp ce bitii inferiori ai Program Counter-ului sunt valizi pe P0, semnalul ALE (Address Latch Enable) stocheaza bitii intr-un latch de adrese. Intre timp, Portul 2(P2 cum este in fig. 9c.) emite bitii superiori ai Program Counteru-lui(PCH). In acest moment PSEN/ activeaza EPROM-ul si bitii de cod sunt cititi de microcontroler.

Adresele memoriei de program sunt mereu de 16-biti, chiar si asa memoria de program folosita poate fi mai putin de 64kb. Executia de programe externe foloseste doua din porturile de 8-biti, P0 si P2, pentru functiile de adresare a memoriei de program.

Memoria de date

In fig. 9a.3 se poate observa spatiul de memorie intern si extern disponibil la 80C51. In fig. 9d. este ilustrata o configuratie hardware utilizata pentru a accesa cei 2kB superiori de RAM externa. In acest caz CPU-ul ruleaza de pe ROM-ul intern. Portul P0 serveste ca bus de adrese/date multiplexat pentru RAM, iar 3 linii ale portului P2 sunt folosite pentru paginarea RAM-ului. Cpu-ul genereaza semnalele de RD/ si WR/ dupa cum sunt ele necesare in timpul accesului la RAM. Pot exista pana la 64kB de memorie de date externa. Lungimea adreselor de memorie de date externe poate fi de unul sau de doi bytes. De obicei este folosita lungimea de 1byte in combinatie cu una sau mai multe linii I/O de paginare a RAM-ului.

Adresarea cu 2-bytes poate fi folosita in cazul in care se emit bitii superiori de adresa pe portul P2.

Adresele de memorie de date interne au mereu lungimea de 1-byte, ceea ce implica un spatiu de adrese de numai 256-bytes. Adresarea directa de mai mult 7FH, acceseaza un spatiu de memorie diferit.

In fig.9e. ne indica faptul ca cei 128-bytes superiori si SFR-ul ocupa aceleasi blocuri de adrese, de la 80H pana la FFH, in timp ce din punct de vedere fizic fiind entitati diferite.

Cei 128-bytes inferiori ai RAM-ului sunt prezenti in toate dispozitivele 80C51 asa cum este indicat in fig. 9f. Cei 32-bytes inferiori sunt grupati in 4 zone cu 8 registre. Instructiunile de program apeleaza aceste registre ca: R0 pana la R7. Doi biti ai Program Status Word(PSW), selecteaza registrii folositi. Aceasta permite 0 mai buna utilizare a spatiului de cod, din moment ce instructiunile registrilor sunt mai scurte decat cele din cazul adresarii directe.

Urmatorii 16-bytes transforma blocul de registrii, intr-un spatiu de adresare a bitilor de memorie. Bitii de adresa din acesta zona se afla situati intre 00H si 7FH.

Toti bitii din memoria inferioara de 128-bytes pot fi accesati fie direct fie indirect. Toti bitii din memoria superioara de 128-bytes pot fi accesati numai in mod indirect.(Fig. 9g.)

Fig. 9h. ne da o privire de ansamblu asupra spatiului de Special Function Register(SFR). SRF-ul include un port latch, timere, controloare periferice, etc. . Aceste registre pot fi accesate doar prin adresare directa. 16 adrese din spatiul SFR sunt toate byte si bite adresabile. Bitii de adresarea SFR-urilor sunt aceeasi care adreseaza zona dintre 0H pana la 8H.

Descriere hardware a familiei

Se vor prezenta cateva detalii de descriere a microcontrolerului 80C51(Vezi fig. 10a.)

In aceasta descriere sunt incluse:

- Draiverele de port si modul de functionare al acestora, si pentru porturile P0 si P2 operatiile de bus;

- Timerii si Counterele;

- Interfata seriala;

- Sistemul de intreruperi;

- Resetul;

- Modul de lucru cu reducere de putere (cu dispozitive CMOS);

- Versiunea cu EPROM a lui 80C51.

Registrul de Functii Speciale

O mapare a memoriei on-chip este numita SFR. Asa cu este aratat si in fig. 10b.

De remarcat ca in SFR nu toate adresele sunt ocupate. Adresele ne-ocupate nu sunt implementate pe chip. Accesul de citire la aceste adrese va intoarce de obicei date aleatoare, iar accesul la citire nu va avea nici un efect.

Utilizatorul de software nu trebuie sa scrie in prima din aceste locatii neimplementate, deoarece acestea pot fi folosite in alte produse derivate ale 80C51 pentru a invoca noi functionalitati.

ACUMULATORRUL

Registrul de acumulator ACC are drept mnemonica in lucrul cu instructiuni pe "A".

REGISTRUL B

Registrul B este folosit la operatiile de inmultire si impartire. Pentru alte instructiuni poate fi tratat ca oricare alt registru.

CUVANTUL DE STARE AL PROGRAMULUI(PSW)

Registrul PSW contine informatie de stare a programului si este figurat in fig. 10c.

STACK POINTER

Registrul Pointer de Stiva este de 8-bits lungime. Este incrementat inainte ca datele sa fie stocate in timpul executiei instructiunilor PUSH si CALL. In timp ce stiva se poate afla oriunde in RAM-ul chipului, Stack Pointerul este initializat la 07H dupa reset. Aceasta determina ca stiva sa inceapa de la locatia 08H.

POINTERUL DE DATE

Pointerul de date (DPTR) contine biti superiori(DPB) si biti inferiori(DPL). Scopul lui este de a mentine adresele pe 16-bites. Poate fi manipulat ca un registru pe 16-bites, sau ca doua registre de 8-bites independente.

PORTURILE P0 SI P3

P0, P1, P2, si P3 sunt latchuri SFR pentru Porturile 0,1,2 si 3, respectiv. Scriind un 1 pe un bit din porturile SFR determina comutarea pe High a portului de iesire respectiv, invers pentru scrirea unui 0. Cand se foloseste o intrare, starea externa a portului pinului va fi mentinuta in portul SFR.

BUFERUL DE DATE SERIALE

Buferul de date seriale este alcatuit di doua registre separate: buferul de transmisie si cel de receptie. Cand datele sunt transferate SBUF-ului, acestea merg la buferul de transmisie si sunt transferate serial. (Mutarea unui bit catre SBUF este ceea ce initieaza transmisia). Cand datele sunt scoase din SBUF, acestea vin din buferul de receptie.

REGISTRII DE BAZA DE TIMERE AI 80C51

Registrii (TH0,TL0), si (TH1, TL1) sunt registrii numaratorii de 16-bites pentru Timere/Countere 0 si 1 respectiv.

REGISTRII DE CONTROL PENTRU 80C51

Registrii cu Functii Speciale IP, IE, TMOD, TCON, SCON, si PCON contin biti de control si de stare pentru intreruperile de sistem, pentru Timeri/Counteri, si pentru porturile seriale.

Structura porturilor si operatii ale acestora

Toate cele 4 porturi ale lui 80C51 sunt bidirectionale. Fiecare consta dintr-un latch (SPR P0 prin P3),o cale de iesire si un bufer de intrare.

Calea de iesire a porturilor P0 si P2, cat si buferul de intrare a lui P0 sunt folosite pentru a accesa memoria externa. In aceste aplicatii, portul P0 scoate bitii inferiori ai adreselor memoriei externe, multiplexati in timp cu bitii care au fost scrisi sau cititi.

Portul P2, scoate bitii superiori ai adreselor de memorie exterioara, cand se lucreaza cu adrese pe 16-biti. Altfel, portul pinii portului P2 continua sa emite continutul lui SRF P2.

Toti cei 3 pini port sunt multifunctionali. Ei nu sunt doar porturi, dar servesc si la functii variate cum ar fi :

Pin Functie alternativa

P3.1 RxD (Intrare seriala);

P3.2 TxD (Iesire seriala);

P3.3 INT0/ (Intrerupere externa);

P3.4 INT1/(Intrerupere externa);

P3.5 T0(Intrare externa de Timer/counter 0);

P3.6 T1(Intrare externa de Timer/counter 1);

P3.7 WR/(Strob extern de scriere in memoria de date);

P3.8 RD/( Strob extern de citire din memoria de date).

Functiile alternative pot fi activate doar daca botul latch al portului SFR contine un "1".

Altfel pinii porturilor raman in "0".

Scrierea intr-un port

In executia unei instructiuni care schimba valoarea din lathul portului, noua valoare ajunge la latch in timp de S6P2 ai ciclului final de instructiuni. Altfel spus, latchul de port este umplut de buferul de iesire doar in timpul fazei (P1) dintr-o perioada de ceas.(In timpul fazei (P2), buferul de iesire retine valoarea care este obtinuta in timpul fazei anterioare(P1).) In consecinta noua valoare din latch nu va apare la pinul de iesire pana cand noua P1, va apare la S1P1 din noul ciclu masina.

Incarcarea portului si Interfatarea

Buferele de iesire ale porturilor P1,2 si 3 pot fiecare sa emita pentru 4 intrari TTL. Pinii pot fi conectati la iesiri open-colector si open-drain, schimbare 0-in1 nu va fi rapida.

Portol P0 poate sa emita pentru 8 intrari TTL.

Functiile de citire-modificare-scriere

Cateva din instructiunile care citesc un port, citesc latchul altele citesc pinul. Instructiunile care citesc latchul, mai repede decat pinul sunt acelea care citesc valoarea, cu posibilitatea de a o modifica , si apoi ele o rescriu in latch. Acestea sunt asa numitele instructiuni de "citire-modificare-scriere". Ele sunt:

ANL - (ZERO logic);

ORL - (SAU logic);

JBC - (SARE daca bit=1 si sterge bit);

XRL - (SAU-EXCLUSIV);

CPL - (Complementeaza bitul);

INC - (Incrementeaza);

DEC - (Decrementeza);

DJNZ - (Decrementeaza si sare daca nu e ZERO);

MOV PX,Y,Z

- (Muta bitul de transport la bitul Y port X);

CLR PX,Y

- (Sterge bitul Y al portului X);

SET PX,Y

- (Seteaza bitul Y al portului X).

Ultimele 3 instructiuni citesc bitii din port, toti 8-bitrs, modifica bitii adresati, apoi rescrie bitii inapoi in latch.

Aceste instructiuni se folosesc atunci cand se doreste modificare unei valori dintr-un port dar fara a afecta si iesire corespunzatoare portului.

Accesarea memoriei externe

Accesarea memoriei externe se poate face in doua moduri: accesul la memoria de program externa si accesul la memoria de date externa. Accesul la memoria de program externa foloseste semnalul PSEN/(Program Strobe ENable) ca strob de citire. Accesul le memoria de date externa foloseste semnalele RD/ sau WR/( functii alternative ale porturilor P3.7 si P3.6) ca sa strobeze memoria. Se primesc de la memoria de program externa in totdeauna adrese de 16-bites. In lucrul cu memoria de date externa se folosesc atat adrese de 16-bites( MOVX @DPTR) sau de 8-bites(MOVX @,Ri).

De cate ori se foloseste o adresa 16-bites,bitii superiori de adresa vin de la portul P2, unde sunt stocati pe durataunui ciclu de scriere sau citire.

Daca se foloseste adresa de 8-bitrs,continutul portului P2 SFR ramane pe pinii P2 pana cand se termina ciclul memoriei externe. Aceasta va ajutala paginare .

In ambele cazuri, bitii inferiori de adresa sunt multiplexati in timp cu bitii de date pe portul P0. Semnalu ALE(Adress Latch Enable) se folosestepentru a mentine bitii de adresa intr-un latch extern Bitii de adrese sunt valizi pefrontul negativ al lui ALE.. Atunci, intr-un ciclude scriere, bitii de date de scri apar pe portul P0 chiar inaine ca WR/ sase activeza, si ramanpana cand wr/ este dezactivat. Intr-un ciclu de citire, bitii de intrare, sunt acceptati pe portul P0, chiar inainte ca strobul de citire sa se dezactiveze.

In timpul oricarui acces la memoria externa, CPU-ul scrie OFFH in latchul portului P0(SFR), Prin aceasta obigatnd informatiile din portul P0 SFR sa fie retinute.

Memoria de program externa este accesata in doua conditii:

Candsemnalul de EA/ este activ;

Cand numaratorul de program (PC) contine un numar mai mare decat OFFFH.

Aceasta presupune ca versiunea cu ROM sa aiba legatura EA/ pe zero, pentru a permite ca cei 4k bites inferiori de program sa fie cei din memoria externa.

Cand CPU-ul executa din memoria de proogram, toti 8-bites ai portului P2 sunt dedicati unei functii de iesire si nu por fi folositi pentru scopuri de I/O. In timpul lucrului cu memoria de program externa cei8-bites contin bitii superiori ai PC.

Timere/Countere

80C51 are doua registre de 16-bites:Timer 0si Timer 1. Ambele pot fi configurate sa opereze ca timere sau countere.(fig. 10d.)

In cazul functionarii timerului, registrul este incrementat la fiecere ciclu masina. Totusi, poate fi vazut ca un numarator de ciclii masina. Deoarece ciclul masina are 12 peroade de oscilator, rata de numarere este 1/12 din frecventa oscilatorului.

In cazul functionarii ca un counter, registrul este incrementat ca un raspuns la tranzitie 1-in-0 la fiecare intrare de pin externa corespuzatoare , T0 sau T1. In acest caz, intrarile externe se fac in timpul S5P2 al ciclului masina de verificare.

Cand apare un "1" intr-un ciclu si un "0" in urmatorul ciclu, counterul este incrementat. Noua valoare apare in registru pe perioada S3P1 din ciclul care urmeaza celui in care a fost detectata tranzitia.

Funcrtionarea de timeri sau countere este selectata de bitii de control C/T din registrul cu functii speciale TMOD. Aceste doua Timerele/Counterele au 4 moduri de operare, care sunt selectate de perechea de biti (M1,M0) din TMOD.

Modul 0

In acest mod registrul de timer este configurat ca un registru de 13-bites. Intrarea de counter este activa spre timer cand TR=1(este un bit de control din SFR TCON), si cand GATE=0(este stuat in TMOD) sau INT1/=1.

Registrul de 13-bites contine toti cei 8-bites ai lui TH1 si 5-bites inferiori ai lui TL1. Setarea de a rula fanionul (TR1) nu sterge registrul, fig. 10e.

Modul 1

Modul 1 este identic cu modul o, exceptand doar registrul timer care ruleaza pe 16-bites.

Modul 2

Modul 2 configureza registrul timer ca un numarator pe 8-bites(TL1) cu reincarcare automata. Depasirea lui TL1 nu numaoi ca seteaza TF1 dar chiar reancarca TL1 cu continutul lui TH1, care este setat software. Reancarcarea lasa TH1 neschimbat.

Operatiile modului 2 sunt la fel pentru Tiner/Couner 0.

Modul 3

Timerul 1 in modul 3 doar mentine numararea. Efectul este identic cu setarea lui TR1.

Timerul 0 stabileste TL0 si TH0 ca 2 numaratoare separate.

Modul 3 este indicat pentru aplicatii care au nevoie de timer de mai mult de 8-bites pentru numarator. Cu Timerul 0 in modul 3, 80C51 arata ca si cum are 3 timere/contoare.

Interfata standar seriala

Portul serial este full-duplex, adica poate transmite si receptiona in acelasi timp. Exista si un bufer de receptie adica se poate incepe receptia a bytes secundar inainte de a incepe citirea din registru.(Daca primul byte nu a fost citit la momentul receptiei al celui de-al doilea byte nu e complet, unul din byes va fi pierdut.) Portul serial receptioneaza si transmite registre, care ambele sunt accesate de SFR SBUF. Scrierea in SBUF incarca registrul de transmis, si citeste SBUF accesand un registru de receptie fizic separat.

Exista patru moduri de lucru ale portului serial, si in toate transmisia este initiata de orice instructiune ce foloseste SBUF ca registru destinatar. Receptia este initiata in modul 0 de confaditia RI=0 si REN=1. Receptia este initiata in celelalte moduri de aparitia bitului de start REN=1.

MODUL 0

Datele seriale intra si ies prin RxD. TxD scoate ceasul. 8-bits sunt transmisi/receptionati(mai intai LSB). Rata de transmis este fixata la 1/12 din frecventa oscilatorului.

MODUL 1

10 bits sunt transmisi (prin TxD) sau receptionati (prin RxD): bitul de start (0), 8-bits de date(mai intai LSB), si un bit de stop. Odata receptionat, bitul de stop intra in RB8 in SFR SCON. Rata de transmis este variabila.

MODUL 2

Sunt transmisi 11-bites(rin TxD) sau receptionati (prin RxD): bitul de start (0), 8-bits de date (mai intai LSB), al 9-lea bit de date programabil, si bitul de stop(1). La transmitere al 9-lea bit de date (TB8 in SCON) poate fi asignat pe 0/1. De exemplu, bitul de paritate (P,din PSW), poate fi mutat in TB8. Rata de transmisie este programata la 1/32 sau 1/64 din frecventa oscilatorului.

MODUL 3

Sunt tranmisi 11 bites(prin TxD) sau receptionati(prin RxD): bitul de start(0), 8-bites de date(mai intai LSB), un bit programabil al 9-lea, si un bit de stop(1). Modul 3 este identic cu modul 2, dar rata de transmisie este variabila.

Comunicatia multiprocesor

Cand procesorul master vrea sa transmita un bloc de date la unul sau mai multe slave-uri, in prima transmisie se transmit bytes de adrese care identifica tinta slave. Un byte de adrese difera de un byte de date prin aceea ca alb 9-lea bit este 1 in bitii de adresa si 0 in bitii de date.

Registrul de control al portului serial

Controlul portului serial si starea registrului SFR SCON, cum este aratat in fig. 10f. .Acest registru contine bitii de selectie ai modului, dar ti al 9-lea bit de date pentru transmisie si receptie(TB8 si TR8), si bitii de intrerupere ai portului serial(TI si RI).

Rata Baude

Rata de ransfer0 este fixat: Ratade transferin modul 0=Fosc/12. Rata Baude in modul 2 depinde de valoarea bitului SMOD din SFR PCON. Daca SMOD=0(care este valoarea de reset), este 1/64 din Fosc.

Daca SMOD=1, rata de transfer este 1/32 din Fosc.

Rata de transfer Mod 2 = 2SMOD/64*(Fosc)

In cazul lui 80C51, rata de transfer in modurule 1 si 3 este determinata de rata de depasire a timerului 1.

Folosirea Timerului 1 pentru generarea Ratei de Transmisie

Cand se foloseste timer 1 ca generator de rata baud, rata de transfer in mpdurile 1 si 3 este determinata de rata de depasire a timerului 1 a valorii de SMOD dupa cum urmeaza:

Rata de transfer Mod 1,3 = 2SMOD/32*(Rata de dep. Timer 1)

Intreruperile din timerul 1 trebuie sa fie dezactivate in acest caz. Timeru insusi poate fi configurat pentru operatii fie de contor fie de timer, in oricare din cele 3 moduri. In cea mai tipica aplicatie, este configirat pentru pentru operatii de timer, in modul de auto-reancarcare(Nibble superior al TMOD = 0010B). In acest caz rata de transmisie este data de formula:

Pentru modurile 1 si 3 rata de transmisie este:

Rata de transfer Mod 1,3 = (2SMOD/32)*(Fosc/12*[256-(TH1)])

Se poate lucra cu o viveza foarte mica de transmisie cu timerul 1 prin parasirea activarii intreruperilor timerului 1, si configurand timerul sa lucreze ca unul de 16-bites(Nibble superior TMOD = 0001B), si folosind intreruperile timerului 1 pentru a reancarca software cei 16-bites. Tab. 3. indica lista celor mai folosite viteze de transmisie si modul de obtinere alacestora din timer 1.

Intreruperile

80C51 produce 5 intreruperi. Acesteasunt ilustrate in fig. 11a. . Interuperile externe INT0/ si INT1/ pot fi ambele activatelaactivareatransmisiei, in functie de bitii IT0 si IT1 di registrul TCON. Fanioanele care genereaza efectiv aceste intreruperi sunt bitii IE0 si IE1 din TCON. Cand se genereaza o intrerupere externa, fanionul care agenerat-o este sters prin hardware atunci cand intreruperea activeaza tranzitia.

Intreruperile timerului 0 si ale timerului 1 sunt generate de TF0 si TF1 care sunt setati in registrele Timer/contor (mai putin timer 0 in modul 3). Cand se genereaza o intrerupere de timer, fanionul care o genereaza este sters prin hardware cand apare rutina de intrerupere.

Intreruperile portului serial sunt generate de SAU intre RI si TI. Nici unul din aceste fanioane nu poate fi sters prin hardware. De fapt rutina de servire va determina care dintre cele doua RI sau TI a generat intreruperea, acesta urmand a fi sters prin software.

Toti acesti biti care genereaza intreruperi pot fi setati prin software, cu aceleasi rezultate ca si cand ar fi fost stersi prin harware.

Fiecare din aceste surse de intreruperi pot fi individual activate/dezactivate prin setarea bitului din SFR numit IE,fig. 11b. .IE de asemenea contine un bit de dezactivare, care dezactiveaza toate intreruperile odata.

Structura nivelelor de prioritate

Fiecare sursa de intreruperi poate fi programata individual pe unul din cele doua niveluri de prioritate,prin setare/stergere a bitului din SFR IP,primul in fig. 11c. .

Daca la un moment dat apar doua cereri cu prioritati diferite simultan, cererea cu nivelu de prioritate mai ridicat este servita. Dar daca ambele cereri au acelasi nivel de prioritate o rutina de servire va cere cerere sa fie servita .

Nivelul de prioritate secundar,stabilit prin polling:

Sursa    Prioritate in nivel

1. IE0 cea mai mare

2. TF0

3. IE1

4. TF1

5. RI+TI cea mai mica

Resetul

Pinul de intrare de reset RST, este o intrare pentru un Trigger Schmitt. Resetul este echivalent cu a tine apasat butonul de reset pentru cel putin 2 cicluri masina (24 perioade de oscilator ~ 1us) in tim ce oscilatorulfunctioneaza. CPU-ul raspunde generand o intrerupere interna ca in fig. 11d. .

RAM-ul intern nu este afectat de reset. La pornire RAM-ul continutul RAM este nedeterminat.

Tab. 4 contine lista valorilor de reset SFR.

PROIECTE DE ARHITECTURA RETEA CAN

DIAGRAMA BLOC CONTROLER CAN(SJA1000)

Linie CAN Bus SJA1000

Fig. 9 Diagrama bloc SJA1000

Fig. 9 ilustreaza diagrama bloc a controlerului SJA1000. Blocul CAN Core controleaza transmisia si receptia de cadre CAN in conformitate cu specificatiile CAN.

Blocul de Interfata de Management Logic realizeaza o legatura catre Controlerul Gazda care poate fi un microcontroler sau orice alt dispozitiv.

In aceasta unitate fiecare registru este accesat via SJA1000 cu multiplexare de adrese/date pe bus si cu control strober-ului de citire/scriere .

Aditional la functiile BasicCAN cunoscute de la PCA82C200, noi functii PeliCAN au fost adaugate. Ca o consecinta a acesteia, au fost implementate registre si logica in acest bloc.

Buffer-ul de Transmisie al SJA1000 este capabil sa stocheze un mesaj complet (extins sau standard). In momentul in care o transmisie este initiata de controlerul gazda Interfata de Management Logic forteaza blocul CAN Core sa citeasca mesaje CAN de la Buffer-ul de Transmisie.

Cand primeste un mesaj, blocul CAN Core converteste secventa de biti seriali intr-o secventa paralela de date si o transmite catre Filtrul de Acceptare. Cu acest filtru programabil SJA1000 decide ce mesaj este receptionat de Controller-ul gazda.

Toate mesajele receptionate de Filtrul de Acceptare sunt stocate intr-o lista de receptie (FIFO de Receptie). In functie de modul de operare si de lungimea datelor, pana la 32/64 de mesaje pot fi stocate. Aceasta permite utilizatorului sa fie mult mai flexibil cand specifica serviciile de intreruperi si prioritatile acestora pentru sistem, pentru ca probabilitatea de a avea conditii de intruperi de date este redusa considerabil.

DETALII FUNCTII REGISTRE DE CONTROL SJA1000

Functionarea cu respectarea configuratiei activitatilor lui SJA1000 este data de programul controlerului gazda. Prin acesta SJA1000 este capabil sa comunice cu cererile de sistem Bus-CAN . Schimbul de date dintre controlerul gazda si SJA1000 este realizat printr-un set de registrii (Segment de Control) si prin RAM (Buffer-ul de mesaj). Registrii si fereastra de adrese din RAM, crearea Buffer-ului de Receptie si de Transmisie, apar Controller-ului gazda ca registrii periferici.

Tab. 2 contine registrii grupati in acord cu locul in sistem.O parte din registrii sunt valabili numai in modul PeliCAN.

Tab. 2 Registrii de control pentru SJA1000

SCHEMA BLOC CIRCUITE NOD CAN

Fig. 10 Schema bloc circuite nod CAN.

SCHEMA BLOC DE CONECTARE TRANSCEIVER LA CAN

Fig.11 Diagrama de conectare Transceiver si a Memoriilor cu SJA1000.

SCHEMA BLOC DE CONECTARE MICROCONTROLER GAZDA LA

CAN

Fig. 12 Schema bloc conectare Controler gazda, Ceas si Reset la SJA1000.

SCHEMA BLOC DE CONECTARE A MEMORIILOR LA CAN

Fig. 13 Schema bloc conectare a memoriilor la SJA1000.

COMPARATII INTRE VARIANTE DE PROIECARE

COMPARATII LEGATE DE PCA82C251

Modul PeliCAN introduce unele operatii noi cum ar fi cele de diagnoza, analiza, mentenabilitate si optimizare a sistemului; tot aici mai apar functiile de suport CPU, de autotest a sistemului;

Modul PeliCAN suporta:

-Numaratori de erori cu acces scriere/citire;

-Limita de alarma eroare programabila;

-Codul ultimei erori inregistrate;

-Eroare de intrerupere pentru fiecare eroare semnalata pe Bus;

-Arbitrare intreruperi pierdute cu detaliere pozitie bit;

-Transmisie "Single-shot"(in BasiCAN se foloseste retransmisie);

-Mod doar ascultare(in BasiCAN Mod cerere sau flag-uri de eroare activa);

-Extensie de Filtru de acceptare(4-oct. cod, 4-oct. masca );

-Receptia propriului mesaj (cerere de receptie mesaj propriu).

COMPARATII LEGATE DE SJA1000

Modul PeliCAN apare cu o reorganizare a maparii de registre introducand o multime de functii. In modul PeliCAN, setul complet CAN 2.0B de functii este suportat (identificatori 29-biti):

-Receptia si transmisia de formate de mesaje standard si extinse;

-Receptie FIFO(64-oct.);

-Filtru de acceptare simplu/dual cu registrii de masca si cod, pentru un standard normal si extins de cadre;

-Dezactivare CLKOut hardware.

COMPARATIE INTRE STANDARDELE DE FORMATURI DE CADRE

CAN

Numarul de mesaje de identificatori

In timp ce lungimea standard de cadru este de 11 biti, sunt posibile 2048 tipuri de mesaje, iar datorita modurilor de implemenare doar 2032 din ele pot fi folosite. Identificatorii de 29-biti ai modului extins suporta mai mult de 500 de milioane de tipuri diferite de mesaje.

Timpul de acces la Bus

In cel mai rau caz se primeste accesul pe Bus dupa terminarea mesajului anterior, daca prioritatea acestuia este destul de mare. Cand folosim o rata de transfer de 1Mbits/s, timpul maxim de acces la Bus, in cazul cadrelor standard este de 110/134 micros.,in timp ce pentru cadrele extinse, acelasi timp este de 130/159 micros.(cu/fara bitii de adaus).

Incarcare a CPU-ului datorata CAN-ului

Toate CAN-urile contin cel putin un nod, care este controlat de un microcontroler. Deoarece nivelurile 1 si 2 ale OSI sunt realizate aproape in intregime hardware, microcontroler-ul este aproape singurul raspunzator de furnizarea mesajelor de transmis, de procesarea mesajelor primite, si de rezolvarea unei parti de Management de retea (de exe.: initializarea). Comparand standardele de formate de cadre, lungimea identificatorilor are un impact scazut asupra incarcarii CPU-lui, daca conditiile urmatoare sunt indeplinite:

-distributie optima a identificatorilor de mesaj cu sistemul, si

-programarea optima a filtrului de acceptare.

Toate Controalerele CAN actuale disponibile ,au prezent filtrul de Acceptare care are rolul de a rejecta mesajele care nu prezinta interes pentru nodul respectiv. In acest mod incarcarea CPU-lui se poate reduce considerabil.

Detalii cadre

Formatul standard de cadre pentru o transmisie CAN este prezentat in fig. 14 a.,b.,c. .

SOF    RTR res

Fig. 14 a. Format cadru pentru versiunile: 1.0, 1.1, 1.2, 2.0A

SOF    RTR IDE res

Fig. 14 b. Format cadru pentru versiunea 2.0B (Format standard)

SOF    RTR IDE RTR res

Fig. 14 c. Format cadru pentru versiunea 2.0B (Format extins)

Fig. 14 a.,b.,c. formatul standard de cadre pentru o transmisie CAN .

IMPLEMENTAREA NIVELURILOR SUPERIOARE PROTOCOLULUI

CAN

Sunt cunoscute mai multe variante de organizare a stivelor de protocoale pentru implementarea de retele locale pe magistrale CAN. Cele mai cunoscute sunt protocoalele nivelelor inferioare, implementate in transmitatoare si controloare CAN, pe care le-am prezentat in capitolele anterioare. In afara functiilor de baza pe care nivelurile inferioare le ofera si care sunt implementate de regula in hardware, facilitatile aditionale sunt implementate cel mai simplu in programe aplicative rulate pe controloare sau pe calculatoare conectate la controloarele CAN. Toate acestea contribuie la incarcarea unitatilor de calcul aferente cu sarcini importante de prelucrare, care include, de regula sarcini de complexitate redusa, cu grad ridicat de repetitivitate si cu cerinte stringente de timp de raspuns mic. Natura acestor sarcini, dupa cum rezulta din cele de mai sus, le recomanda a fi implementate in structuri hardware. Decizia de repartizare a sarcinilor de implementare in hardware si in software se stabileste prin tehnici de proiectare denumite "code-design" si reprezinta o etapa importanta in proiectarea si implementarea unei aplicatii CAN.

Implementarea nivelului de transport pentru retele industriale CAN cunoaste trei variante mai raspandite:

- DeviceNet;

CANopen;

OSEK.

Toate aceste variante care ofera implementarea nivelului de transport CAN include facilitatea de gestiune a mesajelor multiplexate. Deosebirile cele mai importante dintre variantele de mai sus apar in modalitatea de tratare a fragmentarii mesajelor, reflectata in semnificatiile campurilor de semnalare a ordinii fragmentelor de mesaj.

Pentru implementarea gestiunii nivelului de transport este definita notiunea de Mesaj Obiect. Fiecarui mesaj luat in considerare de protocol ii corespunde cate un Mesaj Obiect. Pot fi gestionate simultan pana la 32 de mesaje diferite, ceea ce inseamna ca sunt necesare resurse pentru creerea si administrarea a 32 de structuri de date alocate fiecare cate unui

Mesaj si identificate fiecare ca apartinand unui Mesaj Obiect identificat.

Structura de date alocata fiecarui Mesaj Obiect include un set de Registre alocate in memorie si un set de Memorii Tampon alocate de asemenea in memorie, Memorii Tampon prevazute cu posibilitatea de a fi configurate in functie de caracteristicile mesajului caruia ii este repartizat pe baza identificatorului de mesaj ID. Registrele alocate mesajului permit gestiunea cadrelor componente ale unui mesaj precizat prin ID si memoreaza date privind alocarea de spatii corespunzatoare mesajului referit in Memoria Tampon rezervata. Memoria Tampon rezervata unui mesaj corespunzator unui Mesaj Obiect identificat

printr-un identificator ID este destinata sa contina cadrele trimise / receptionate pe durata procesarii fiecarui mesaj. In memorie se construiesc pana la 32 de Obiecte Mesaj. In fig. 15a. se prezinta structura campurilor unui set de Registre alocate unui mesaj, dintre cele 32 de Registre alocate in total.

Identificator de mesaj 28 : 13 Identificator de mesaj 12 : 00 , IDE Masca de mesaj 28 : 13 Masca de mesaj 12 : 00 Control FRAG Adresa de baza a memoriei tampon Lungimea memoriei tampon Indicator al numarului de ordine al mesajului

Fig. 15a. Setul de registre alocate in memorie, corespunzatoare mesajului identificat de ID

Primul octet al mesajului de identificator ID, depus la o adresa din registrul cu

adresa de baza a memoriei

tampon din componenta primului fragment de mesaj

.

.

.

Octet din componenta unui fragment din mesajul de identificare ID

.

.

.

Ultimul octet al mesajului ID, la o adresa stabilita pe baza adresei de inceput si a

lungimii memoriei tampon alocate,

din componenta ultimului fragmrnt de mesaj.

Politica de confidentialitate

Calculatoare

Access Adobe photoshop Autocad Baze de date C Calculatoare Corel draw Excel Foxpro Html Internet Java Linux Mathcad Matlab Outlook Pascal Php Powerpoint Retele calculatoare Sql Windows Word